华为首次公开麒麟9050Pro架构图，双Die垂直堆叠换来55%密度提升

10月13日，华为在上海练秋湖研发中心办了一场麒麟媒体沟通会。这是时隔六年，华为重新为麒麟芯片开技术沟通会。负责华为无线终端芯片产品管理的徐松余在会上首次公开了麒麟9050Pro的详细架构图，把这条“逻辑折叠”路线从头到尾讲了一遍。这颗芯片已经用在三折叠手机Mate XT2和Mate90系列的部分机型上。

架构的核心是垂直堆叠：负责计算的裸片与SRAM缓存裸片的尺寸完全一致，长宽都是11.13×10.84毫米，单颗面积约120.65平方毫米，靠大约500万个铜铜键合通道和将近8万个硅穿孔连起来，跨裸片传输带宽做到每秒125TB。两颗裸片一上一下叠着放，缓存单独拆出来放在上层，计算单元和它靠得更近，信号不用绕远路，这是整套设计的出发点。

工艺上有一处此前没人做过的事：计算裸片用中芯国际N+3工艺，缓存裸片用N+2工艺，两颗不同代际的裸片组合进同一颗芯片。华为给出的等效晶体管密度是每平方毫米2.38亿个，较上代提升约55%。这个数字的参照物是台积电初代3纳米工艺，也就是说，不靠制程升级，靠着堆叠把密度拉到了接近对手的水平。

模块层面，灵犀CPU是9核16线程的异构设计，支持超线程，多核性能提升23%；马良GPU把计算单元和缓存规模都翻了一倍，渲染这一项提升40%，还支持硬件级光线追踪；达芬奇NPU性能提升140%，能在端侧跑30B参数的混合专家模型。配套的还有第十代AI ISP、巴龙基带和FFTS函数流任务调度器。能效上的收益更直观：关键路径的时延少了30%，同样的性能水平下，GPU功耗降低58%、NPU降低66%，CPU的性能核降低41%。实测中，玩《原神》开到高分辨率跑满帧，整机功耗大约4.2瓦。

徐松余在会上说，下一代麒麟2027这颗芯片已经准备完成，各项测试结果眼下都达到预期，混合键合这一步的间距打算从1.5微米缩到1微米，未来十年这条逻辑折叠路线可以持续演进。他也没有回避难处，说这条路径还有不少待攻克的题目，涉及工具链与方法论、工艺差异补偿、跨层互联开销优化、功耗控制以及基准测试标准，需要产业与学术界一起解决。

把发布会的话放到市场里看会更清楚。国内手机市场正在面对出货下行、零部件成本抬升的压力，芯片是华为在高端市场守住技术主动权的那张牌。逻辑折叠的意义也在这里：台积电的先进制程买不到，就从几何缩微转向时间缩微，用堆叠和互联把性能抠出来。这条路能走多远，最终不取决于一次架构图的漂亮程度，而取决于后续几代产品能不能稳定量产、成本能不能压住。